Referat Circuite Logice Combinationale

Mai jos puteti citi fragmente din Referat Circuite Logice Combinationale si de asemenea puteti face Download Referat Circuite logice combinationale

Citeste fragmente din Referat Circuite Logice Combinationale

CIRCUITE LOGICE COMBINAŢIONALE Scopul lucrării Se studiază funcţionarea unor circuite logice combinaţionale tipice: circuite de paritate, circuite majoritare, circuite minoritare, comparatoare. Considetaţii teoretice Circuitele de paritate au o singură ieşire şi pun în evidenţă perzenţa unui număr par sau impar de semnale logice “1” aplicate la intrare. În fig.3.1. şi fig.3.2. se prezintă două variante ale circuitelor de paritate cu 3 intrări pentru un număr impar de semnale “1” primul realizat cu porţi SI-NU(NAND), iar al doilea cu porţi ŞI-SAU-NU; Fig.3.1 Dacă se consideră un mesaj codificat prin codul CD-8421 pentru care se propune introducerea bitului de paritate în aşa fel încât există un număr impar de cifre 1 acest lucru se poate realiza cu fig 3.3. Fig.3.3 În cazul circuitului majoritar pentru 3 variabile acesta produce semnal logic “ 1 ” la ieşire, dacă pe 2 sau 3 intrări se aplică semnal logic “ 1 ” motiv pentru care este denumit circuit majoritar. În figura 3.4 este prezentată schema realizată cu porţi SI-NU. Fig.3.4 În cazul circuitului minoritar pentru 3 variabile acesta produce un semnal logic “ 1 ” la ieşire dacă una din intrări nu are aceeaşi valoare logică cu celelalte două. Dacă toate intrările au aceeaşi valoare logică, la ieşire apare semnalul logic “ 0 ”. Figura 3.5 prezintă circuitul minoritar pentru 3 variabile, cu porţi SI-NU. Fig.3.5 Un circuit de comparaţie logică între două semnale binare realizat cu porţi SI-NU este prezentat în figura 3.6.Circuitul permite obţinerea unei tensiuni de ieşire p= ” 1 ” dacă a < b ( dacă a = b cele două ieşiri sunt simultan“ 1 ”). Fig.3.6 ezintă schema logică a unui comparator de 2 cuvinte a câte 2 biţi: Ec. logice: C1 > C2 = b1 b2 + b1 a1 a2 + b2 a2 a1; C1 < C2 = b1 a1 a2 + b2 a2 a1 + b1 b2; C1 < C2 = b2 a2 b1 a1 + b1 a1 b2 a2 + b1 a1 b2 a2 + b1 b2 a1 a2 Ecuaţiile logice pentru cele 3 ieşiri s-au obţinut utilizând pentru minimizare metoda diagramei Karnaugh. Fig.3.7. Mersul lucrării mersul lucrării: - CI: CDB 400E, 410E, 451E, 404E, 486E; - stand de lucru pentru integrate logice; modul de lucru a). Se vor realiza cu circuite integrate schemele circuitelor de paritate din fig.3.1., 3.2., 3.3. şi se vor verifica fiecre în parte conform tabelului de adevăr; b). Se vor realiza cu circuite integrate schema circuitului majoritar din fig.3.5. şi se vor verifica funcţionarea fiecăruia conform tabelului de adevăr; c). Se vor realiza cu circuite integrate schemele circuitelor de comparaţie logică din fig.3.6. şi 3.7.. 쥁@